12月2日晚间，BIS修订了《出口管理条例》（EAR），对HBM和先进DRAM的限制加码，包括新增限制HBM的技术参数、对高端制造设备进一步管制等。我们认为，后续在本土高端封测厂商和设备厂商的配合下，国内DRAM存储原厂有望突破HBM产品：HBM制造核心看封装工艺升级，核心工艺包括TSV/Microbump、MR-MUF、CoWoS等，未来看Hybrid Bonding，我们认为布局相关环节的厂商有望核心受益，看好高端存储产业链国产替代。 ▍美国对华先进存储限制再次升级，主流HBM产品受到管制。 12月2日晚间，BIS修订了《出口管理条例》（EAR），对HBM和先进DRAM的限制加码，新增限制HBM的技术参数，主流HBM产品受管制。 1）新增HBM管制物项编码：针对HBM增加了3A090.c管制物项编码，存储带宽密度超过2GB/s/mm²即受到管制，BIS表示当前所有量产中的HBM均受限（我们测算HBM1的存储带宽密度已经超过2GB/s/mm²）；3A090.c主要针对独立HBM，而对于HBM与逻辑芯片合封的产品，则主要聚焦算力芯片部分，看TPP和性能密度是否受限（根据3A090.a/3A090.b）；此外，对于美国或盟友企业在中国工厂封装等情形，设置了许可例外条件，当满足HBM内存带宽密度小于3.3GB/s/mm²等一系列条件时（我们测算对应HBM2及以下），可申请许可证例外授权，对产品去向仍有严格管控。 2）修改先进DRAM定义：在限制半导体设备时，将先进DRAM的技术标准从“18 纳米半间距或更小”修正为当 DRAM集成电路的存储单元面积小于0.0019μm² 或存储密度大于 0.288Gbit/mm²时（根据TechInsights，存储单元面积小于0.0019μm²主要对应1αnm制程DRAM及以上，三星8 Gb Non-EUVL D1z DDR4/美光科技16 Gb D1z DDR4/SK海力士16 Gb D1z DDR4 C-die的存储密度分别为0.299/0.247/0.296bit/mm²，因此先进DRAM定义修订后主要限制1αnm制程及以上），该集成电路即符合 "先进节点集成电路 (Advanced-Node IC) "，从而限制立体堆叠3D DRAM等技术，达到这一水平的国内DRAM存储厂采购含美技术设备需要许可证。 ▍HBM制造设备端同样受限，“商业管制清单CCL”新增8类高端设备管制。 BIS在管制清单中新增8种品类（ECCN 3B001），后续此类设备的采购均需要许可要求或推定拒绝，与高端存储相关的主要包括：用于封装含硅通孔（TSV）芯片（如 HBM 芯片）的刻蚀设备；用于在先进集成电路的金属线之间沉积低介电材料的设备；用于先进存储器集成电路中低电阻率金属（钼和钌）的沉积设备；用于先进 DRAM中绝缘体沉积的设备部分用先进节点钨沉积的物理沉积设备。 ▍国产算力芯片目前配置情况：多采用HBM2/2E，相较海外落后2代以上。 HBM是能够满足AI算力芯片高速传输需求的新型存储，于2014年推出，配套算力需求持续爆发式增长，我们测算至2025年全球HBM容量需求将接近17亿GB，占DRAM出货总容量超10%，占DRAM市场产值超30%。国产训练算力芯片多采用HBM2或HBM2E等存储颗粒，而海外最新一代产品如NVIDIA新款AI芯片H200及B100、B200已配备HBM3E较为先进的存储颗粒。而部分AI推理卡如NVIDIA L系列在成本考量下仍搭载GDDR；此外，部分轻量级AI推理芯片或将搭配LPDDR使用，如三星计划推出的AI推理芯片Mach-1。我们认为，本次美国对华先进存储限制将会影响国内厂商对海外原厂HBM2/2E的采购，我们预计后续一方面国内原厂有望推出国产HBM接替海外，另一方面也存在短期将AI算力芯片配套存储从HBM降规至传统DDR/GDDR类DRAM。 ▍风险因素： 国产算力芯片研发进展不及预期；国产算力芯片产能不及预期；大模型迭代速度不及预期；国产半导体设备研发进展不及预期；国产存储芯片客户拓展不及预期；地缘政治风险等。 ▍投资策略： 我们认为后续在本土高端封测厂商和设备厂商的配合下，国内DRAM存储原厂有望突破HBM产品，HBM制造核心看封装工艺升级，核心工艺包括TSV/Microbump、MR-MUF、CoWoS等，未来看Hybrid Bonding，我们认为布局相关环节的厂商有望核心受益：1）布局先进封装的厂商；2）材料和设备环节相关厂商。 |
